Yarı iletken dünyasında yıllardır değişmeyen bir yarış var: Daha küçük alana daha fazla transistör sığdırmak. Çünkü çipler ne kadar yoğun tasarlanırsa işlemciler de o kadar hızlı çalışabiliyor, daha az enerji tüketiyor ve daha karmaşık işleri üstlenebiliyor.
Ancak sektör artık kolay ilerlenen dönemin sonuna yaklaşmış durumda. Transistörleri yatay düzlemde küçültmek her geçen yıl daha zor, daha pahalı ve daha karmaşık hale geliyor. Samsung Electronics’in duyurduğu 42 nanometre kapı aralığına sahip dünyanın ilk 3D Stacked FET teknolojisi de tam bu noktada dikkat çekiyor.
Şirketin yarı iletken araştırma merkezi bünyesindeki Logic TD ekibi tarafından geliştirilen teknoloji, VLSI Symposium 2026’da tanıtıldı. Çalışma, konferansa gönderilen 1.000’den fazla araştırma arasından birinci seçildi.
ÇİPLERDE KÜÇÜLME NEDEN ZORLAŞTI?
Modern işlemcilerin içinde milyarlarca transistör bulunuyor. Bu küçük yapılar, elektronik sistemlerin temel anahtarları gibi çalışıyor; verinin işlenmesini, yönlendirilmesini ve kontrol edilmesini sağlıyor.
Bugüne kadar performans artışı büyük ölçüde transistörleri yatay düzlemde birbirine daha fazla yaklaştırarak elde edildi. Fakat aradaki mesafe azaldıkça başka bir sorun büyümeye başladı: Elektrik kaçakları.
Transistörleri birbirinden ayıran yalıtım katmanları inceldikçe, elektrik akımı bu bariyerleri aşabiliyor. Yani fizik kuralları, bir noktadan sonra üreticilerin önüne sert bir duvar gibi çıkıyor. Bu yüzden geleneksel ölçekleme yaklaşımı artık eskisi kadar verimli değil.
SAMSUNG ÇÖZÜMÜ YUKARIDA ARIYOR
Samsung’un 3D Stacked FET mimarisi, bu soruna farklı bir yerden yaklaşıyor. Geleneksel çiplerde N tipi ve P tipi transistörler yan yana konumlandırılırken, yeni tasarımda bu yapılar üst üste yerleştiriliyor.
Aslında bunu bir şehir planlamasına benzetmek mümkün. Nüfus arttığında önce evler birbirine yaklaştırılır. Ama boş alan kalmadığında çözüm çok katlı binalardır. Samsung’un yaptığı da çip dünyasında buna oldukça benziyor. Yatayda sıkışan transistörler, bu kez dikey yönde istifleniyor.
Bu sayede iki transistörün kapladığı alan teorik olarak tek bir transistörün alanına indirilebiliyor. Aynı çip yüzeyinde daha fazla transistör kullanmak da daha yüksek işlem gücü ve daha iyi enerji verimliliği anlamına geliyor.
Samsung’a göre 3D Stacked FET, tamamen ayrı bir teknolojik yol değil. Şirket bu mimariyi, son yıllarda öne çıkan Gate-All-Around yani GAA yapısının doğal devamı olarak görüyor.
GAA MİMARİSİ ÜÇÜNCÜ BOYUTA TAŞINIYOR
GAA yapısında elektrik akımı, nanosheet adı verilen çok ince yarı iletken katmanlardan geçiyor. Bu nanosheet kanalların üst üste üretilebilmesi, transistörlerin dikey olarak istiflenmesinin de önünü açıyor.
Bu nedenle Samsung, 3D Stacked FET teknolojisini GAA mimarisinin üçüncü boyuta taşınmış hali olarak tanımlıyor. Kulağa basit geliyor olabilir ama işin mühendislik tarafı pek öyle değil.
Transistörleri üst üste yerleştirmek için üç temel problemin çözülmesi gerekiyor. Birincisi, transistörlerin yeterli akım taşıma kapasitesine sahip olması. İkincisi, çok katmanlı kanalların kusursuz kristal yapıda üretilebilmesi. Üçüncüsü ve belki de en kritik olanı ise üst ve alt transistörlerin elektriksel olarak birbirinden tamamen izole edilmesi.
Bir transistörde akımın geçtiği bölge “kanal” olarak adlandırılıyor. Kanal yeterince güçlü değilse, performans da sınırlı kalıyor. Samsung bu sorunu aşmak için hem üstteki hem de alttaki transistörlerde üçer katmanlı nanosheet kanallar kullandı.
Böylece toplamda altı nanosheet katmanından oluşan yeni bir yapı ortaya çıktı. Daha önce sektörde gösterilen örneklerde genellikle iki katmanlı nanosheet tasarımları öne çıkıyordu. Samsung’un 3/3 nanosheet mimarisi ise CFET yapılarında bugüne kadar ulaşılan en yüksek katman seviyesi olarak dikkat çekiyor.
Bu yapı, çip alanı küçülürken akım taşıma kapasitesinin korunmasına yardımcı oluyor. Yani yalnızca daha küçük değil, aynı zamanda daha işlevsel bir tasarımdan söz ediliyor.
Tabii çok katmanlı yapı kurmak tek başına yeterli değil. Her katmanın aynı kalınlıkta, aynı formda ve aynı kristal kalitesinde üretilmesi gerekiyor. Aksi halde sistemin verimi düşüyor. Bunu çok şeritli bir otoyola benzetebiliriz; yol geniş olsa bile bazı şeritler dar ya da bozuksa trafik akışı yine aksar.
Samsung, nanosheet katmanlarını yüksek hassasiyetle ürettiğini ve çok katmanlı yapıda kristal kalitesini koruyabildiğini belirtiyor.
Dikey istifleme teknolojisinin merkezinde Middle Dielectric Isolation, yani MDI adı verilen özel bir yalıtım katmanı bulunuyor. Bu katman, üst ve alt transistörlerin birbirini elektriksel olarak etkilemesini engelliyor.
Bir apartmanda katlar arasındaki beton döşeme nasıl daireleri birbirinden ayırıyorsa, MDI de transistör katmanları arasında benzer bir görev üstleniyor.
Ancak burada denge çok hassas. Katman çok ince olursa elektriksel etkileşim ortaya çıkabiliyor. Çok kalın olursa da üretim süreci zorlaşıyor. Bu yüzden MDI’nin konumu ve kalınlığı nanometre ölçeğinde büyük bir hassasiyet gerektiriyor. Samsung, çalışmasında bu sorunu başarıyla çözdüğünü ifade ediyor.
Araştırmanın en dikkat çeken detaylarından biri de 42 nanometrelik gate pitch değeri oldu. Gate pitch, komşu transistör kapıları arasındaki merkezden merkeze mesafeyi ifade ediyor. Bu değerin küçülmesi, aynı alana daha fazla transistör yerleştirilebilmesi anlamına geliyor.
Samsung’un açıklamasına göre daha önce kamuya duyurulan en düşük değer 48 nanometre seviyesindeydi. Yeni çalışmada ise bu sınır 42 nanometreye indirildi. Bu da sektör açısından yeni bir referans noktası oluşturuyor.
Şirket ayrıca üst ve alt transistörleri doğrudan birbirine bağlayan RBC, yani RX Bounded Contact teknolojisini de ilk kez uyguladı.
RBC teknolojisi, üst ve alt transistörler arasında doğrudan dikey bağlantı kurulmasını sağlıyor. Geleneksel yaklaşımlarda bağlantılar çip yüzeyinden dolaşarak “U” veya “C” şeklinde ilerliyordu. Samsung’un geliştirdiği yöntemde ise bağlantı doğrudan aşağı doğru inen “I” biçimli bir yapı ile sağlanıyor.
Bu yöntem alan tasarrufu açısından büyük avantaj sunsa da üretim tarafında oldukça zorlayıcı. Samsung’un paylaştığı bilgilere göre RBC geliştirme sürecinde ekip ciddi sorunlarla karşılaştı. Hatta mühendislerin tatile çıkmadan çalışmaya devam ettiği aktarılıyor.
Sonunda ekip, daha önce V-NAND ve DRAM projelerinde kazanılan deneyimlerden yararlanarak uygun üretim sürecini oluşturmayı başardı.
Samsung’un en iddialı açıklaması ise bu teknolojinin gelecekte yaratabileceği etkiyle ilgili. Şirkete göre dikey istifleme sayesinde aynı alana iki kat daha fazla transistör yerleştirilebiliyor. Bu da teorik olarak enerji verimliliğinde iki kata kadar iyileşme sağlayabilir.
Bugün geleneksel üretim düğümü geçişlerinde performans artışları genellikle yüzde 10-15 seviyelerinde kalıyor. 3D istifleme mimarisi ise çok daha büyük yoğunluk kazanımları sunma potansiyeline sahip.
