Şirketin yarı iletken araştırma merkezi bünyesindeki Logic TD ekibi tarafından geliştirilen teknoloji, dünyanın en prestijli yarı iletken etkinliklerinden biri olan VLSI Symposium 2026'da tanıtıldı. Çalışma, konferansa gönderilen 1.000'den fazla araştırma arasından birinci seçildi.
Çipler neden artık eskisi gibi küçülemiyor?
Modern işlemcilerde milyarlarca transistör bulunuyor. Transistörler, elektronik dünyasının temel yapı taşları olarak görev yapıyor ve verilerin işlenmesini sağlayan açma-kapama anahtarları gibi çalışıyor.
Uzun yıllar boyunca üreticiler performans artışını transistörleri yatay düzlemde birbirine daha fazla yaklaştırarak elde etti. Ancak transistörler arasındaki mesafe küçüldükçe yeni bir sorun ortaya çıkıyor. Komşu transistörlerin birbirini etkilemesini önleyen yalıtım katmanları da inceliyor ve belirli bir noktadan sonra elektrik akımı bu bariyerleri aşarak kaçaklara neden olabiliyor. Bu nedenle yalnızca yatay küçülmeye dayalı geleneksel ölçekleme yaklaşımı artık giderek daha maliyetli ve karmaşık hale geliyor.
Çözüm yukarı doğru büyümek
Bu yaklaşımı bir şehir örneğiyle açıklamak mümkün. Nüfus arttığında önce evler birbirine yaklaştırılır. Ancak boş alan kalmadığında çözüm çok katlı binalar inşa etmek olur. Aynı mantık yarı iletkenlerde de geçerli. Yatay alanda daha fazla küçülemeyen transistörler bu kez dikey eksende istifleniyor. Böylece iki transistörün kapladığı alan teorik olarak tek bir transistörün alanına indirilebiliyor. Sonuç olarak aynı çip yüzeyinde çok daha fazla transistör kullanılabiliyor.
Samsung'a göre 3D Stacked FET tamamen yeni bir teknolojik yön değil. Aslında son yıllarda yaygınlaşmaya başlayan Gate-All-Around (GAA) mimarisinin doğal evrimi olarak görülüyor.
GAA yapısında akım, nanosheet adı verilen son derece ince yarı iletken katmanlardan geçiyor. Bu nanosheet kanalların çok katmanlı olarak üretilebilmesi, transistörlerin dikey yönde istiflenmesinin önünü açıyor. Bu nedenle Samsung, 3D Stacked FET teknolojisini GAA'nın üçüncü boyuta taşınmış hali olarak tanımlıyor.
Dışarıdan bakıldığında transistörleri üst üste yerleştirmek basit görünebilir. Ancak bunun pratikte gerçekleştirilebilmesi için üç büyük mühendislik probleminin çözülmesi gerekiyor.
İlk olarak, transistörlerin yeterli akım taşıma kapasitesine sahip olması gerekiyor. İkinci olarak ok katmanlı kanalların kusursuz kristal yapıda üretilmesi gerekiyor. Üçüncü ve en kritik konu ise üst ve alt transistörlerin elektriksel olarak birbirinden tamamen izole edilmesi. Samsung'un çalışmasında bu üçü için de çözüm sunuluyor.
İlk kez 3+3 katmanlı nanosheet yapısı kullanıldı
Bir transistörde akımın geçtiği yol "kanal" olarak adlandırılıyor. Kanal yeterince geniş değilse performans düşüyor. Samsung bu sorunu çözmek için hem üstteki hem de alttaki transistörlerde üçer katmanlı nanosheet kanallar kullandı. Böylece toplamda altı nanosheet katmanı bulunan yeni bir yapı oluşturuldu.
Daha önce sektörde gösterilen yapılarda genellikle iki katmanlı nanosheet tasarımları kullanılıyordu. Samsung'un geliştirdiği 3/3 nanosheet mimarisi CFET yapılarında bugüne kadar ulaşılan en yüksek katman olarak öne çıkıyor. Bu sayede çip alanı küçülürken akım taşıma kapasitesi korunabiliyor.
Öte yandan dikey istifleme teknolojisinin merkezinde Middle Dielectric Isolation (MDI) adı verilen özel dielektrik yalıtım katmanı bulunuyor. MDI, üst ve alt transistörlerin birbirini elektriksel olarak etkilemesini engelliyor. Bir apartman binasında katlar arasındaki beton döşeme nasıl farklı daireleri birbirinden ayırıyorsa, MDI da iki transistör katmanı arasında benzer görevi üstleniyor.
42 nm ile yeni dünya rekoru
Araştırmanın dikkat çeken bir diğer yönü ise 42 nanometrelik gate pitch değeri oldu. Gate pitch, komşu transistör kapıları arasındaki merkezden merkeze mesafeyi ifade ediyor. Bu değerin küçülmesi aynı alana daha fazla transistör yerleştirilebilmesi anlamına geliyor.
Samsung'un açıklamasına göre daha önce kamuya açıklanan en düşük değer 48 nm seviyesindeydi. Yeni çalışma bu sınırı aşarak 42 nm'ye ulaştı ve sektör için yeni bir referans noktası oluşturdu.
Geleneksel yaklaşımlarda bağlantılar çip yüzeyinden dolanarak "U" veya "C" şeklinde gerçekleştiriliyordu. Samsung'un geliştirdiği yöntemde ise bağlantı doğrudan aşağı doğru ilerleyen "I" şeklindeki bir yapı ile sağlanıyor.
Yapay zeka işlemcilerinde büyük sıçrama sağlayabilir
Samsung'un en dikkat çekici iddiası ise teknolojinin potansiyel etkileriyle ilgili. Şirkete göre dikey istifleme sayesinde aynı alana iki kat daha fazla transistör yerleştirilebiliyor. Bu durum teorik olarak enerji verimliliğinde iki kata kadar iyileşme sağlayabilir.
Geleneksel üretim düğümü geçişlerinde performans artışları genellikle yüzde 10-15 seviyelerinde kalırken 3D istifleme mimarisi çok daha büyük yoğunluk kazanımları sunabiliyor.
Özellikle yapay zeka hızlandırıcıları, veri merkezi işlemcileri ve yüksek performanslı bilgi işlem sistemleri için daha yüksek performans ve daha düşük güç tüketimi anlamına gelen bu yaklaşımın gelecekte çip tasarım anlayışını değiştirebileceği düşünülüyor.
